한준규 교수 연구팀(제 1 저자: 박준영 석박통합과정)의 CMOS 호환 확률적 컴퓨팅 하드웨어 연구가 국제 학술지 Nature Communications에 출판되었다.
본 연구에서는 플래시 메모리 소자에서 확률적 비트(p-bit)와 시냅스라는 상반된 특성을 동시에 구현하고, 표준 CMOS 공정을 활용해 8인치 웨이퍼 상에 집적하는 데 성공하였다. 특히, 게이트 전압의 크기만을 조절함으로써 얕은 트랩에 기반한 확률적 p-bit 동작과 깊은 트랩에 기반한 안정적인 시냅스 동작을 재구성 가능하도록 구현하였다.
본 소자는 표준 CMOS 공정만으로 제작 가능하여, 기존 p-bit 소자들이 CMOS 비호환성으로 인해 칩 간 접합이나 복잡한 인터커넥트 구조에 의존하던 한계를 근본적으로 해소하며, 확률적 컴퓨팅 하드웨어의 단일 칩 집적과 대면적 확장을 위한 현실적인 경로를 제시했다.
▲ (좌측) 한준규 교수, 박준영 석박통합과정생 (우측) 확률적 비트 및 시냅스 어레이가 집적된 8인치 실리콘 웨이퍼 및 확률적 컴퓨팅 하드웨어 구성도